自旋轉(zhuǎn)移扭矩磁阻隨機(jī)存取存儲器（
STT-MRAM）是一種持久性存儲技術(shù)，可利用各種工業(yè)標(biāo)準(zhǔn)接口提供性能，持久性和耐用性。 Everspin推出了STT-MRAM產(chǎn)品，該產(chǎn)品利用稱為JE-DDR4的JEDEC標(biāo)準(zhǔn)DDR4接口的變體，它包含了對完整系統(tǒng)支持所需的獨特功能。本文將幫助工程師了解Xilinx FPGA控制器的Everspin STT-DDR4設(shè)計指南
2.啟用ST-DDR4
為了使設(shè)計人員能夠快速集成ST-DDR4支持，該過程從Xilinx Vivado開發(fā)環(huán)境中生成的現(xiàn)有8Gb DDR4 SDRAM-2666存儲器接口生成器（MIG）開始。與8Gb DDR4 SDRAM的差異如下，并將在后續(xù)章節(jié)中進(jìn)行說明：
1.時間安排（減少工作頻率，增加行訪問時間，增加計數(shù)器寬度并減小CAS頁面大小）
2.加電（校準(zhǔn)–校準(zhǔn)期間啟用了防亂涂模式）
3.掉電（將所有相關(guān)數(shù)據(jù)塞入或移動到持久性存儲器陣列中）
4.性能（增加管道深度并提高數(shù)據(jù)傳輸效率）
注意：健壯的ST-DDR4持久性存儲器設(shè)計還需要系統(tǒng)級的糾錯碼（ECC）方案，但該文檔不在本文范圍之內(nèi)。
3. DDR4 SDRAM-1333內(nèi)存接口
在Xilinx設(shè)計環(huán)境中，將根據(jù)代表8Gb
SDRAM DDR4-2666的速度和時序特性的輸入?yún)?shù)生成DDR4接口邏輯。
該表顯示了DDR4和ST-DDR4的關(guān)鍵時序參數(shù)
由于MIG無法使用當(dāng)前JEDEC標(biāo)準(zhǔn)以外的參數(shù)創(chuàng)建接口邏輯，因此必須首先創(chuàng)建兼容JEDEC的DDR4控制器。
everspin 1Gb ST-DDR4 1333器件最類似于8Gb DDR4-2666 SDRAM器件，因此請使用8Gb DDR4 SDRAM 2666規(guī)格SDRAM DDR4-2666中的時序值,一旦創(chuàng)建了DDR4接口邏輯，就可以修改時序，上電，掉電和性能參數(shù)，以啟用ST-DDR4持久性存儲器。
強烈建議在創(chuàng)建MIG之后，在Vivado中創(chuàng)建一個示例測試臺，方法是右鍵單擊.xci文件并選擇名為“ Open IP Example Design ...”的菜單項。創(chuàng)建示例設(shè)計將創(chuàng)建一個新的Vivado項目。以及模擬新創(chuàng)建的MIG所需的所有測試文件。請參見Xilinx MIG創(chuàng)建教程，使用Vivado MIG為UltraScale設(shè)計存儲器接口和控制器，以及存儲器接口設(shè)計中心-UltraScale DDR4/DDR4存儲器。
本文關(guān)鍵詞：everspin STT-DDR4
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